Призначення розробки: Модуль адаптивної просторово-часової обробки сигналів призначений для покращення основних тактико-технічних характеристик радіолокаторів цивільного і військового призначення в умовах дії завад.

Рекомендована область застосування: Радіолокаційні станції контролю повітряного простору і управління повітряним рухом військового і цивільного призначення.

Переваги перед аналогами: Як показують розрахунки та напівнатурні експерименти, у порівнянні з існуючими системами захисту від завад, розроблений модуль дозволяє на 20-25% збільшити дальність виявлення повітряних цілей і точність вимірювання їх координат в умовах дії комбінованих завад.

Стадія завершеності розробки: Виготовлено дослідний зразок

Опис розробки:
()
Захист від комбінованих завад базується на формуванні високоефективних (максимально правдоподібних) оцінок параметрів співмножників факторизованих уявлень матриць, обернених до кореляційної матриці завад, та їх регуляризованих різновидів. Ця технологія реалізується на уніфікованій структурно-алгоритмічній основі адаптивних решітчастих фільтрів (АРФ), придатних для використання в адаптивних системах захисту як від маскуючих активних, так і пасивних завад, а також для рішення інших завдань просторово-часової обробки сигналів в РЛС різного призначення. У дослідному зразку модуля адаптивної цифрової просторово-часової обробки сигналів на сучасній елементній базі реалізовано квазіньютонівський алгоритм адаптації РЛС до гаусівських завад з заздалегідь невідомими параметрами на основі адаптивного решітчастого фільтра (АРФ). Модуль складається з послідовно з’єднаних апаратно-програмного блоку (АПБ) адаптивної цифрової просторової обробки (АЦПО) сигналів на тлі шумових завад та АПБ адаптивної цифрової часової обробки (АЦЧО) сигналів на тлі пасивних завад. АПБ АЦПО побудовано на базі налагоджувальної плати V7 EK-V7-VC707 фірми Xilinx із високошвидкісною мікросхемою - вентильною матрицею (FPGA) типу XC7VX485T-2FFG1761C, що дозволило реалізувати алгоритми із розпаралелюванням процесів. Це суттєво (на один-два порядки) покращило швидкодію блоку АЦПО та його ефективність, в тому числі при наявності неідентичностей компенсаційних модулів фазованої антенної решітки. АПБ АЦЧО побудовано на базі налагоджувальної плати MDSEVM6678L фірми Texas Instruments із високошвидкісною мікросхемою восьмиядерного сигнального процесора (СП) DSP TMS320C6678. Кожне з 8 ядер працює з тактовою частотою 1 ГГц і забезпечує швидкодію операцій із фіксованою крапкою кожного ядра до 44,8 GMAC, а із плаваючою крапкою - до 22.4 GFLOP. Вони мають по дві високошвидкісні пам'яті (кеш-пам'яті) рівня L1 ємністю по 32 КБ кожна, локальну пам'ять рівня L2 512 КБ та 4 МБ спільної для всіх ядер оперативної пам'яті СП.

Результати дослiджень
Потрібне доопрацювання

Можливість передачі за кордон:
Спільне доведення до промислового рівня

Фотодоповнення

Країна Україна

Для отримання додаткової інформації звертайтесь::
E-mail: gal@uintei.kiev.ua